加法器實驗報告

　　隨著社會一步步向前發(fā)展，報告與我們的生活緊密相連，報告具有雙向溝通性的特點。在寫之前，可以先參考范文，以下是小編為大家整理的加法器實驗報告，僅供參考，大家一起來看看吧。

加法器實驗報告1

　　一、實驗?zāi)康?/strong>

　　1、了解加法器的基本原理。掌握組合邏輯電路在Quartus Ⅱ中的圖形輸入方法及文本輸入方法。

　　2、學(xué)習(xí)和掌握半加器、全加器的工作和設(shè)計原理

　　3、熟悉EDA工具Quartus II和Modelsim的'使用，能夠熟練運用Vrilog HDL語言在Quartus II下進行工程開發(fā)、調(diào)試和仿真。

　　4、掌握半加器設(shè)計方法

　　5、掌握全加器的工作原理和使用方法

　　二、實驗內(nèi)容

　　1、建立一個Project。

　　2、圖形輸入設(shè)計：要求用VHDL結(jié)構(gòu)描述的方法設(shè)計一個半加器

　　3、進行編譯，修改錯誤。

　　4、建立一個波形文件。（根據(jù)真值表）

　　5、對該VHDL程序進行功能仿真和時序仿真Simulation

　　三、實驗步驟

　　1、啟動QuartusⅡ

　　2、建立新工程NEW PROJECT

　　3、設(shè)定項目保存路徑＼項目名稱＼頂層實體名稱

　　4、建立新文件Blok Diagram/Schematic File

　　5、保存文件FILE /SAVE

　　6、原理圖設(shè)計輸入

　　元件符號放置通過EDIT>SYMBOL插入元件或點擊圖標(biāo)

　　元件復(fù)制

　　元件移動

　　元件轉(zhuǎn)動

　　元件刪除

　　管腳命名PINNAME

　　元件之間連線（直接連接，引線連接）

　　7、保存原理圖

　　8 、編譯：頂層文件設(shè)置，PROJECT>Set as TopLevel

　　開始編譯processing>Start Compilation

　　編譯有兩種：全編譯包括分析與綜合（Analysis&Synthesis）、適配(Fitter)、編程（assembler）時序分析（Classical Timing Analysis）4個環(huán)節(jié)，而這4個環(huán)節(jié)各自對應(yīng)相應(yīng)菜單命令，可單獨發(fā)布執(zhí)行也可以分步執(zhí)行

　　9 、邏輯符號生成FILECreat/update>create Symbol File forCurrent File

　　10 、仿真

　　建立仿真wenjian

　　添加需要的輸入輸出管腳

　　設(shè)置仿真時間

　　設(shè)置柵格的大小

　　設(shè)置輸入信號的波形

　　保存文件，仿真

　　功能仿真：主要檢查邏輯功能是否正確，功能仿真方法如下：

　　1TOOL/SIMULATOR TOOL,在SIMULATOR MODE下選擇Functional,在SIMULATION INPUT欄中指定波形激勵文件，單擊Gencrator Functional Simulator Netist,生成功能仿真網(wǎng)表文件。

　　四、實驗現(xiàn)象

　　任務(wù)1 :邏輯符號生成

　　任務(wù)2：采用基本邏輯門電路設(shè)計，異或設(shè)計半加器

　　任務(wù)3、全加器設(shè)計

　　邏輯符號：

　　原理圖：

　　結(jié)果：

　　任務(wù)4、用半加器，設(shè)計全加器

　　五、實驗體會

　　通過這次實驗，初步熟悉了VHDL語言的原理圖設(shè)計輸入。

加法器實驗報告2