電子公司筆試題

IC 設(shè)計(jì)基礎(chǔ)（流程、工藝、版圖、器件）
1、我們公司的產(chǎn)品是集成電路，請(qǐng)描述一下你對(duì)集成電路的認(rèn)識(shí)，列舉一些與集成電路相
關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA
等的概念），

電子公司筆試題

。（仕蘭微面試題目）
2、FPGA 和 ASIC 的概念，他們的區(qū)別。（未知）
答案：FPGA 是可編程 ASIC。
ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一個(gè)
用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣
列等其它 ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、
開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)
3、什么叫做 OTP 片、掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目）
4、你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種？（仕蘭微面試題目）
5、描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。（仕蘭微面試題目）
6、簡(jiǎn)述 FPGA 等可編程邏輯器件設(shè)計(jì)流程。（仕蘭微面試題目）
7、IC 設(shè)計(jì)前端到后端的流程和 eda 工具。（未知）

8、從 RTL synthesis 到 tape out 之間的設(shè)計(jì) flow,并列出其中各步使用的 tool.（未知）
9、Asic 的 design flow。（威盛 VIA 2003.11.06 上海筆試試題）
10、寫出 asic 前期設(shè)計(jì)的流程和相應(yīng)的工具。（威盛）
11、集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。（揚(yáng)智電子筆試）
先介紹下 IC 開發(fā)流程：
1.）代碼輸入（design input) 
用 vhdl 或者是 verilog 語(yǔ)言來(lái)完成器件的功能描述，生成 hdl 代碼
BBS 語(yǔ)言輸入工具：SUMMIT VISUALHDL  
h5k'?4]%Z6s1mMENTOR RENIOR 
圖形輸入: composer(cadence); 
viewlogic (viewdraw) 
2.）電路仿真（circuit simulation)  
將 vhd 代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確
數(shù)字電路仿真工具：
BBSVerolog： CADENCE Verolig-XL
MENTOR Modle-sim  
VHDL : CADENCE NC-vhdl 
4MENTOR Modle-sim 2A.
模擬電路仿真工具：  ***ANTI HSpice pspice，spectre micro microwave: eesoft : hp 
3.）邏輯綜合（synthesis tools) 
邏輯綜合工具可以將設(shè)計(jì)思想 vhd 代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的門級(jí)電路；將初級(jí)仿真中
所沒(méi)有考慮的門沿（gates delay）反標(biāo)到生成的門級(jí)網(wǎng)表中,返回電路仿真階段進(jìn)行再仿真，

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最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。
12、請(qǐng)簡(jiǎn)述一下設(shè)計(jì)后端的整個(gè)流程？（仕蘭微面試題目）
13、是否接觸過(guò)自動(dòng)布局布線？請(qǐng)說(shuō)出一兩種工具軟件。自動(dòng)布局布線需要哪些基本元素？
（仕蘭微面試題目）
14、描述你對(duì)集成電路工藝的認(rèn)識(shí)。（仕蘭微面試題目）
15、列舉幾種集成電路典型工藝。工藝上常提到 0.25,0.18 指的是什么？（仕蘭微面試題目）
16、請(qǐng)描述一下國(guó)內(nèi)的工藝現(xiàn)狀。（仕蘭微面試題目）
17、半導(dǎo)體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目）
18、描述 CMOS 電路中閂鎖效應(yīng)產(chǎn)生的過(guò)程及最后的結(jié)果？（仕蘭微面試題目）
19、解釋 latch-up 現(xiàn)象和 Antenna effect 和其預(yù)防措施.（未知）
20、什么叫 Latchup?（科廣試題）
21、什么叫窄溝效應(yīng)? （科廣試題）
22、什么是 NMOS、PMOS、CMOS？什么是增強(qiáng)型、耗盡型？什么是 PNP、NPN？他們有
什么差別？（仕蘭微面試題目）
23、硅柵 COMS 工藝中 N 阱中做的是 P 管還是 N 管，N 阱的阱電位的連接有什么要求？（仕
蘭微面試題目）
24、畫出 CMOS 晶體管的 CROSS-OVER 圖（應(yīng)該是縱剖面圖），給出所有可能的傳輸特性
和轉(zhuǎn)移特性。（Infineon 筆試試題）
25、以 interver 為例,寫出 N 阱 CMOS 的 process 流程,并畫出剖面圖。（科廣試題）
26、Please explain how we describe the resistance in semiconductor. Compare the resistance of a
metal,poly and diffusion in tranditional CMOS process. （ 威 盛 筆 試 題 circuit
design-beijing-03.11.09）

27、說(shuō)明 mos 一半工作在什么區(qū)。（凹凸的題目和面試）

28、畫 p-bulk  的 nmos 截面圖。（凹凸的題目和面試）

29、寫 schematic note（？）， 越多越好。（凹凸的題目和面試）

30、寄生效應(yīng)在 ic 設(shè)計(jì)中怎樣加以克服和利用。（未知）

31、太底層的 MOS 管物理特性感覺一般不大會(huì)作為筆試面試題，因?yàn)槿�是微電子物理，�?/p>

式推導(dǎo)太羅索，除非面試出題的是個(gè)老學(xué)究。IC 設(shè)計(jì)的話需要熟悉的軟件: Cadence,Synopsys,

Avant，UNIX 當(dāng)然也要大概會(huì)操作。

32、unix  命令 cp -r, rm,uname。（揚(yáng)智電子筆試）

 

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