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低功耗模擬前端電路設(shè)計
超低功耗、高集成的模擬前端芯片MAX5865是針對便攜式通信設(shè)備?例如手機、PDA、WLAN以及3G無線終端?而設(shè)計的,芯片內(nèi)部集成了雙路8位接收ADC和雙路10位發(fā)送DAC,可在40Msps轉(zhuǎn)換速率下提供超低功耗與更高的動態(tài)性能。芯片中的ADC模擬輸入放大器為全差分結(jié)構(gòu),可以接受1VP-P滿量程信號;而DAC模擬輸出則是全差分信號,在1.4V共模電壓下的滿量程輸出范圍為400mV。利用兼容于SPITM和MICROWIRETM的3線串行接口可對工作模式進行控制,并可進行電源管理,同時可以選擇關(guān)斷、空閑、待機、發(fā)送、接收及收發(fā)模式。通過3線串口將器件配置為發(fā)送、接收或收發(fā)模式,可使MAX5865工作在FDD或TDD系統(tǒng)。在TDD模式下,接收與發(fā)送DAC可以共用數(shù)字總線,并可將數(shù)字I/O的數(shù)目減少到一組10位并行多路復用總線;而在FDD模式下,MAX5865的數(shù)字I/O可以被配置為18位并行多路復用總線,以滿足雙8位ADC與雙10位DAC的需要。1 MAX5865的工作原理
圖1所示為MAX5865內(nèi)部結(jié)構(gòu)原理框圖,其中,ADC采用七級、全差分、流水線結(jié)構(gòu),可以在低功耗下進行高速轉(zhuǎn)換。每半個時鐘周期對輸入信號進行一次采樣。包括輸出鎖存延時在內(nèi),通道I的總延遲時間為5個時鐘周期,而通道Q則為5.5個時鐘周期,圖2給出了ADC時鐘、模擬輸入以及相應輸出數(shù)據(jù)之間的時序關(guān)系。ADC的滿量程模擬輸入范圍為VREF,共模輸入范圍為VDD/2±0.2V。VREF為VREFP與VREFN之差。由于MAX5865中的ADC前端帶有寬帶T/H放大器,因此,ADC能夠跟蹤并采樣/保持高頻模擬輸入?>奈魁斯特頻率?。使用時可以通過差分方式或單端方式驅(qū)動兩路ADC輸入?IA+? QA+? IA-與QA-?。為了獲得最佳性能,應該使IA+與IA-以及QA+與QA-間的阻抗相匹配,并將共模電壓設(shè)定為電源電壓的一半?VDD/2?。ADC數(shù)字邏輯輸出DA0~DA7的邏輯電平由OVDD決定,OVDD的取值范圍為1.8V至VDD,輸出編碼為偏移二進制碼。數(shù)字輸出DA0~DA7的容性負載必須盡可能低?<15pF?,以避免大的數(shù)字電流反饋到MAX5865的模擬部分而降低系統(tǒng)的動態(tài)性能。通過數(shù)字輸出端的緩沖器可將其與大的容性負載相隔離。而在數(shù)字輸出端靠近MAX5865的地方串聯(lián)一個100Ω電阻,則有助于改善ADC性能。
MAX5865的10位DAC可以工作在高達40MHz的時鐘速率下,兩路DAC的數(shù)字輸入DD0~DD9將復用10位總線。電壓基準決定了數(shù)據(jù)轉(zhuǎn)換器的滿量程輸出。DAC采用電流陣列技術(shù),用1mA?1.024V基準下?滿量程輸出電流驅(qū)動400Ω內(nèi)部電阻可得到±400mV的滿量程差分輸出電壓。而采用差分輸出設(shè)計時,將模擬輸出偏置在1.4V共模電壓,則可驅(qū)動輸入阻抗大于70kΩ的差分輸入級,從而簡化RF正交上變頻器與模擬前端電路的接口。RF上變頻器需要1.3V至1.5V的共模偏壓,內(nèi)部直流共模偏壓在保持每個發(fā)送DAC整個動態(tài)范圍的同時可以省去分立的電平偏移設(shè)置電阻,而且不需要編碼發(fā)生器產(chǎn)生電平偏移。圖2(b)給出了時鐘、輸入數(shù)據(jù)與模擬輸出之間的時序關(guān)系。一般情況下,I通道數(shù)據(jù)?ID?在時鐘信號的下降沿鎖存,Q通道數(shù)據(jù)?QD?則在時鐘信號的上升沿鎖存。I與Q通道的輸出同時在時鐘信號的下一個上升沿被刷新。
3線串口可用來控制MAX5865的工作模式。上電時,首先必須通過編程使MAX5865工作在所希望的模式下。利用3線串口對器件編程可以使器件工作在關(guān)斷、空閑、待機、Rx、Tx或Xcvr模式下,同時可由一個8位數(shù)據(jù)寄存器來設(shè)置工作模式,并可在所有六種模式下使串口均保持有效。在關(guān)斷模式下,MAX5865的模擬電路均被關(guān)斷,
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