跳頻通信信號源的研制

摘要：介紹了一種基于ＦＰＧＡ和ＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ）技術的跳頻信號源實現(xiàn)方案。ＤＤＳ采用ＡＤ公司的最新頻率合成器件ＡＤ９８５２，其中頻率控制字存儲在ＦＰＧＡ內(nèi)部ＲＡＭ單元中， ＦＰＧＡ通過４０針總線接口向ＡＤ９８５２寫入頻率控制字。該信號源具有可編程、可升級的優(yōu)點。

    關鍵詞：ＤＤＳ ＦＰＧＡ 頻率合成器 跳頻通信

在眾多的通信技術中，擴頻通信技術由于具有獨特的抗干擾能力以及寬的使用頻帶而在軍事通信領域倍受青睞。根據(jù)擴頻通信調(diào)制方式的不同，它可以分為直接序列擴頻方式（ＤＳ）、跳頻方式（ＦＨ）、跳時方式（ＦＴ）及兼有以上方式中二種以上的混合方式。其中跳頻通信具有保密性好、不易受遠近干擾和多徑干擾的影響等優(yōu)點，是一種很有前景的通信方式。跳頻系統(tǒng)的頻率跳變，受到偽隨機碼的控制。不同的時間、不同的偽碼相位，頻率合成器產(chǎn)生的相應頻率也不同。把跳頻系統(tǒng)的頻率跳變規(guī)律稱為跳頻圖案。跳頻圖案是時間和頻率的函數(shù)，故又稱為時間－頻率矩陣，簡稱時頻矩陣。時頻矩陣可直觀描述出頻率跳變規(guī)律，如圖１所示。

    跳頻圖案的設計是跳頻通信系統(tǒng)的一個關鍵問題，直接影響到跳頻系統(tǒng)的保密、抗干擾、多址等性能。一般要求跳頻圖案的周期要長，這就要求控制跳頻圖案的偽隨機碼周期要長，即移位寄存器的級數(shù)要大。

１ 基于ＦＰＧＡ和ＤＤＳ技術的跳頻信號源設計

跳頻信號源即為載波頻率按照一定跳頻圖案跳變的信號發(fā)生器。設計一個性能優(yōu)異的跳頻信號源，困難在于其優(yōu)良的頻譜性能。筆者提出了一種基于ＦＰＧＡ?１??２?和ＤＤＳ技術的跳頻圖案的設計方案。指標如下：６００跳／秒跳速；２０個跳頻點；３．４ＭＨｚ跳頻基帶；６８ＭＨｚ跳頻帶寬；１０６．７８ＭＨｚ～１７２．１４ＭＨｚ跳頻頻率中２０個頻點。ＤＤＳ采用ＡＤ公司的最新頻率合成器件ＡＤ９８５２，寫頻率控制字采用ＡＬＴＡＲＡ公司的可編程邏輯器件ＡＰＥＸ２０Ｋ系列中的ＥＰ２０Ｋ１００，其邏輯資源為１０萬門，兩者通過４０針總線接口相連?３?。其中，ＦＰＧＡ完成存儲頻率控制字、定時寫入頻率控制字的功能，ＡＤ９８５２則實現(xiàn)頻率合成輸出。頻率合成器ＤＤＳ是跳頻信號源中的一個關鍵部件，其原理如圖２所示。這種頻率合成器工作頻率高，可達ＧＨｚ數(shù)量級；分辨率高，可達１Ｈｚ以下，穩(wěn)定度高；體積小，重量輕，集成度高，這些都是其他頻率合成器件難以比擬的。ＡＤ９８５２是近年推出的高速芯片，具有小型的８０管腳表貼封裝形式，其時鐘頻率為３００ＭＨｚ，并帶有兩個１２位高速正交Ｄ／Ａ轉(zhuǎn)換器、兩個４８位可編程頻率寄存器、兩個１４位可編程相位移位寄存器、１２位幅度調(diào)制器和可編程的波形開關鍵功能，并有單路ＦＳＫ和ＢＰＳＫ數(shù)據(jù)接口，易產(chǎn)生單路線性或非線性調(diào)頻信號。當采用標準時鐘源時，ＡＤ９８５２可產(chǎn)生高穩(wěn)定的頻率、相位、幅度可編程的正、余弦輸出，可用作捷變頻本地振蕩器和各種波形產(chǎn)生器。ＡＤ９８５２提供了４８位的頻率分辨率，相位量化到１４位，保證了極高頻率分辨率和相位分辯率，極好的動態(tài)性能。其頻率轉(zhuǎn)換速度可達每秒１００×１０６個頻率點。在高速時鐘產(chǎn)生器應用中，可采用外接３００ＭＨｚ時鐘或外接低頻時鐘倍頻兩種方式，給電路板帶來了極大的方便，同時也避免了采用高頻時鐘帶來的問題。在ＡＤ９８５２芯片內(nèi)部時鐘輸入端有４～２０倍可編程參考時鐘鎖相倍頻電路，外部只需輸入一低頻參考時鐘６０ＭＨｚ，通過ＡＤ９８５２芯片內(nèi)部的倍頻即可獲得３００ＭＨｚ內(nèi)部時鐘。３００ＭＨｚ的外部時鐘也可以采用單端或差分輸入方式直接作為時鐘源。ＡＤ９８５２采用＋３．３

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