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以太網(wǎng)到多路E1適配電路設(shè)計(jì)及FPGA實(shí)現(xiàn)
摘要：介紹了一種基于現(xiàn)場(chǎng)可編程門陣列（FPGA）的以太網(wǎng)數(shù)據(jù)-多路E1反向復(fù)用器同步電路設(shè)計(jì)，分析了FPGA具體實(shí)現(xiàn)過程中的一些常見問題。該設(shè)計(jì)采用VHDL硬件描述語(yǔ)言編程，可以實(shí)現(xiàn)以太網(wǎng)數(shù)據(jù)在多路E1信道中的透明傳輸，適配電路芯片內(nèi)置HDB3編解碼器和數(shù)字時(shí)鐘提取電路。關(guān)鍵詞：FPGA 反向復(fù)用 以太網(wǎng)數(shù)據(jù) EI信道 適配電路
伴隨著Internet的迅速發(fā)展，IP已經(jīng)成為綜合業(yè)務(wù)通信的首選協(xié)議，其承載的信息量也在成倍增長(zhǎng)，如何利用現(xiàn)有的電信資源組建寬帶IP網(wǎng)絡(luò)是近年來研究的熱點(diǎn)。目前，比較成熟的技術(shù)主要有IP over SDH(POS)和IP over ATM（POA）。POS將IP包直接裝入SDH的虛容器中，通道開銷少、實(shí)現(xiàn)簡(jiǎn)單，具有自動(dòng)保護(hù)切換功能；POA的復(fù)接過程比較復(fù)雜，可以通過高系統(tǒng)開銷提供較好的服務(wù)質(zhì)量保證（QOS）。從目前的市場(chǎng)看，各大通信設(shè)備商都推出了基于POS/POA的產(chǎn)品，但總體成本較高，主要面向的是一些高端應(yīng)用。對(duì)于帶寬需求在十幾兆以下的點(diǎn)對(duì)點(diǎn)通信而言，上述兩種技術(shù)的優(yōu)勢(shì)并不明顯。本文介紹的適配電路將以太網(wǎng)數(shù)據(jù)適配到E1信道傳輸，通過配置E1信道數(shù)量控制帶寬，針對(duì)這類應(yīng)用提供了一種經(jīng)濟(jì)靈活的解決方案。
適配電路的一側(cè)為MII標(biāo)準(zhǔn)以太網(wǎng)MAC接口，采用100MHz/全雙工模式，另一側(cè)是8路E1（HDB3）差分接口。發(fā)送方向?qū)⒁蕴W(wǎng)數(shù)據(jù)封裝為HDLC幀，反向復(fù)用到1～8路可配E1信道傳輸，接收方向同步多路E1，還原出以太網(wǎng)數(shù)據(jù)。帶寬從2MHz到16MHz（1～8路E1）可配，接收側(cè)多路E1之間可以容納16毫秒的延時(shí)。
鑒于目前國(guó)內(nèi)類似產(chǎn)品較少，而ASIC開發(fā)成本較高，本電路采用VHDL編程→FPGA實(shí)現(xiàn)設(shè)計(jì)流程。
1反向復(fù)用定義
反向復(fù)用的基本概念就是把一路高速數(shù)據(jù)適配到多路低速信道中傳輸，提供相當(dāng)于多路低速之和的傳輸帶寬。對(duì)于點(diǎn)對(duì)點(diǎn)通信，主要關(guān)心以下幾點(diǎn)性能。
1.1 帶寬利用率
低速信道在傳輸高速數(shù)據(jù)的同時(shí)，必然有附加的開銷，會(huì)影響帶寬利用率。在本設(shè)計(jì)中，以太網(wǎng)包進(jìn)入適配電路后封裝成HDLC幀需要四字節(jié)的附加信息。E1幀在傳輸HDLC數(shù)據(jù)的同時(shí)要攜帶的同步信息，占用6.25%帶寬。綜合上述兩點(diǎn)，有效數(shù)據(jù)平均帶寬利用率大約在90%。
1.2 容納延時(shí)
由于各路低速信道在傳輸過程中經(jīng)歷的路徑不同，到達(dá)對(duì)端后各路間會(huì)有延時(shí)，設(shè)計(jì)中要考慮如何消除這部分延時(shí)。
1.3 線路故障處理
算法設(shè)計(jì)中必需有同步保護(hù)狀態(tài)機(jī)，保證傳輸信道出現(xiàn)錯(cuò)誤時(shí)，算法不會(huì)產(chǎn)生過高的附加誤碼率，并且在信道錯(cuò)誤恢復(fù)時(shí)，保證數(shù)據(jù)傳輸同步恢復(fù)。
1.4 數(shù)據(jù)包突發(fā)性
以太網(wǎng)的滿發(fā)送速率為100MHz，而低速信道的最大可
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